共振するにゃ

久しぶりに、「にゃ」ってゆってみた。
特に意味は無い。



昨日は第2回回路デザインの締切日でした。

第1回目（2007/1/10）ではloaded型の移相器をデザインしたのですが、
今回のメインは経路長変化型の移相器です。
4bitです。
SPDTスイッチで経路を切り替えます。
経路長変化型も作ることは、10日前に言われました。
（´Д⊂ヽ



例のごとく、まずはHFSSお絵描き。

毎度のことなんですが、これが非常に面倒くさい。
何時間費やしたかなんて計算したくもないです。

『ADS or MWOでパターン出力→HFSSにインポート』
の方法がある事を企業の人に教えてもらってから、かなりモデル作成時間は短縮されたんですが、それでもなお面倒くさい。

四角柱（Box）や円柱（Cylinder）等の組み合わせでモデルを作っていくのですが
最終的にはCylinderの総数だけで軽く200個を超えたりしてます。
ビア使い過ぎ。

このレベルまで来てしまうと、HFSSの動作が目に見えて遅くなります。
最近、モデル作成の段階から64bitマシンを使っているのはそのためです。
去年購入しておいてくれて本当に感謝です。
ヽ( ´・ω・`)ﾉ



苦労の末にモデルが出来上がると、次は電磁界解析に移ります。
これで、回路への電力挿入損失や位相の回り具合等を見ます。
一回の解析には30分～2時間ほど必要です。
(；´Д｀)

ここで問題が。
ターゲットである5.8GHzの所でだけ挿入損が多いという、ひどい結果が出てきました。
5GHz～7GHzの範囲で解析してたのですが5.8GHzの所だけ悪い。
どこかで共振してる？
これはひどいw



そんなひどい結果となったので、モデルの修正作業に入ります。
あの苦労再び。

ま、今回は線路の幅と長さを変えるだけで良く、デザインの大幅な変更は無いのでまだ楽な方なんですが。

モデル修正→解析
を何度か繰り返してみると…

DCカット用のチップコンデンサをはんだ付けするために作った土台が原因でした。
これは、チップコンデンサを実装するなと？
誘電体の誘電率と厚さと土台のサイズとがちょうどダメなマッチングを起こしたようです。

1bit当たり1dBもロスが増えるとなるとシャレになりません。
これに製作誤差によるロスが加わって………おや？



今回は4bit移相器なのでこの作業が4回行われます。
(；´Д｀)

一つのデザインを最大限他の場合に流用できるように、最初の段階で考えておくのがとても重要ですw



タイムリミットが迫っていたので、とりあえず実際に作成してもらう回路モデルの作成をHFSSで行うことにしました。
あの苦労(ry

今までに作った4つの移相器を組み合わせて…
SPDTスイッチ制御用のDCラインを1本ずつ引いて…
デザインルールに違反している箇所を探し出して修正して…etc



で、遂に完成。
ヽ(´▽｀)ノ



経路長変化型移相器の方が。
(`･ω･´)



さて、次はloaded型3bit移相器です。
( ；ﾟДﾟ)



って無理でした。
10日でそんなに出来ないです。

loaded型の方は、理由は分からないけどなぜか180°の位相差が得られるという解析結果が出た謎なモデルだけを、とりあえず出しときました。
反応待ちです。



さて、今回は色々な素子やツールの名称を意図的に多く使って記事を書いてみました。
これでラットレースのみならず、SPDTスイッチや移相器等で検索してここに辿り着いてしまう人が増えるに違いありません。



迷い込むがいい！
そして、有益な情報が全く得られなかった事を嘆くがいい！

以上、僅かながらのウサ晴らし。